Minimizing user inconvenience and operational costs in a dial-a-flight problem for flying safaris. - Jean-François Cordeau; Manuel Iori; Nilson F. M. Mendes; Davide Nelli; Riccardo Tedeschi (INFOR Inf. Syst. Oper. Res., 2023)

Culsans: An Efficient Snoop-based Coherency Unit for the CVA6 Open Source RISC-V application processor. - Riccardo Tedeschi; Luca Valente; Gianmarco Ottavi; Enrico Zelioli; Nils Wistoff; Massimiliano Giacometti; Abdul Basit Sajjad; Luca Benini; Davide Rossi (CoRR, 2024)

Ramping Up Open-Source RISC-V Cores: Assessing the Energy Efficiency of Superscalar, Out-of-Order Execution. - Zexin Fu; Riccardo Tedeschi; Gianmarco Ottavi; Nils Wistoff; César Fuguet; Davide Rossi; Luca Benini (CF, 2025)

HMR-NEureka: Hybrid Modular Redundancy DNN Acceleration in Heterogeneous RISC-V SoCs. - Luigi Ghionda; Riccardo Tedeschi; Yvan Tortorella; Arpan Suravi Prasad; Davide Rossi; Luca Benini; Francesco Conti 001 (ISVLSI, 2025)

Maestro: A 302 GFLOPS/W and 19.8GFLOPS RISC-V Vector-Tensor Architecture for Wearable Ultrasound Edge Computing. - Mattia Sinigaglia; Amirhossein Kiamarzi; Marco Bertuletti; Luigi Ghionda; Mattia Orlandi; Riccardo Tedeschi; Aurora Di Giampietro; Yvan Tortorella; Luca Bertaccini; Simone Benatti; Giuseppe Tagliavini; Luca Benini; et al. (CoRR, 2025)

CVA6S+: A Superscalar RISC-V Core with High-Throughput Memory Architecture. - Riccardo Tedeschi; Gianmarco Ottavi; Côme Allart; Nils Wistoff; Zexin Fu; Filippo Grillotti; Fabio De Ambroggi; Elio Guidetti; Jean-Baptiste Rigaud; Olivier Potin; Jean-Roch Coulon; César Fuguet; et al. (CoRR, 2025)