Multi-port interconnection networks for radix-R algorithms. - Jarmo Takala; Tuomas Järvinen; Perttu Salmela; David Akopian (ICASSP, 2001)

Register-based multi-port perfect shuffle networks. - Tuomas Järvinen; Jarmo Takala; David Akopian; Jukka Saarinen (ISCAS (4), 2001)

Register-based reordering networks for matrix transpose. - Jarmo Takala; Tuomas Järvinen; Jari Nikara (ISCAS (4), 2002)

Conflict-free parallel memory access scheme for FFT processors. - Jarmo Takala; Tuomas Järvinen; Harri Sorokin (ISCAS (4), 2003)

On allocation of turbo decoder iterations. - Perttu Salmela; Tuomas Järvinen; Teemu Sipilä; Jarmo Takala (PIMRC, 2003)

Parallel memory access in turbo decoders. - Perttu Salmela; Tuomas Järvinen; Teemu Sipilä; Jarmo Takala (PIMRC, 2003)

In-Place Storage of Path Metrics in Viterbi Decoders. - Tuomas Järvinen; Perttu Salmela; Teemu Sipilä; Jarmo Takala (VLSI-SOC, 2003)

Register-Based Permutation Networks for Stride Permutations. - Tuomas Järvinen; Jarmo Takala (SAMOS, 2004)

Systematic methods for designing stride permutation interconnections. - Tuomas Järvinen (2004)

256-State Rate 1/2 Viterbi Decoder on TTA Processor. - Perttu Salmela; Tuomas Järvinen; Teemu Sipilä; Jarmo Takala (ASAP, 2005)

Efficient byte permutation realizations for compact AES implementations. - Tuomas Järvinen; Perttu Salmela; Panu Hämäläinen; Jarmo Takala (EUSIPCO, 2005)

Systematic approach for path metric access in Viterbi decoders. - Tuomas Järvinen; Perttu Salmela; Teemu Sipilä; Jarmo Takala (IEEE Trans. Commun., 2005)

Evaluation of stride permutation networks. - Tuomas Järvinen; Perttu Salmela; Konsta Punkka; Jarmo Takala (ISCAS, 2006)

Software Pipelining Support for Transport Triggered Architecture Processors. - Perttu Salmela; Pekka Jääskeläinen; Tuomas Järvinen; Jarmo Takala (SAMOS, 2006)

Stride Permutation Networks for Array Processors. - Tuomas Järvinen; Perttu Salmela; Harri Sorokin; Jarmo Takala (J. VLSI Signal Process., 2007)