Hans Eveking

According to our database1, Hans Eveking authored at least 25 papers between 1987 and 2011.

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  • Dijkstra number2 of five.
  • Erdős number3 of four.

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Bibliography

2011
Erzeugung von Operationseigenschaften aus UML Sequenzdiagrammen.
Proceedings of the Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), 2011

Analyse von Gegenbeispielen bei Verifikation mit unvollständigen Eigenschaftssätzen.
Proceedings of the Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), 2011

Using SystemVerilog assertions to relate non-cycle-accurate to cycle-accurate designs.
Proceedings of the 2011 IEEE International High Level Design Validation and Test Workshop, 2011

2010
Verwendung von UML Sequenzdiagrammen zur Spezifikation und Generierung von RTL Eigenschaftssätzen.
Proceedings of the Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), 2010

Formale Verifikation von Systemeigenschaften unter Verwendung normalisierter formaler Spezifikationen.
Proceedings of the Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), 2010

2009
Quantitative Qualitätsaussagen über Testbenches mittels formaler Eigenschaften.
Proceedings of the Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), 2009

2008
Eine quantitative Vollständigkeitsanalyse für Eigenschaftssätze.
Proceedings of the Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), 2008

2007
Multi-Level Assertion-Based Design.
Proceedings of the 5th ACM & IEEE International Conference on Formal Methods and Models for Co-Design (MEMOCODE 2007), May 30, 2007

Methoden zur Verifikation von Kommunikationsstrukturen.
Proceedings of the Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), 2007

A Quantitative Completeness Analysis for Property-Sets.
Proceedings of the Formal Methods in Computer-Aided Design, 7th International Conference, 2007

A Case-Study in Property-Based Synthesis: Generating a Cache Controller from a Property-Set.
Proceedings of the Forum on specification and Design Languages, 2007

2006
On Consistency and Completeness of Property-Sets.
Proceedings of the Forum on specification and Design Languages, 2006

2001
Formale Verifikationsverfahren (Formal Verification).
Informationstechnik Tech. Inform., 2001

Symbolic simulation techniques-state-of-the-art and applications.
Proceedings of the Sixth IEEE International High-Level Design Validation and Test Workshop 2001, 2001

2000
Formale Verifikation der Register-Allokation.
Proceedings of the Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), Frankfurt, Germany, February 28, 2000

1999
Automatische Synthese und Verifikation von RISC-Prozessoren.
Proceedings of the Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), 1999

Automatic Verification of Scheduling Results in High-Level Synthesis.
Proceedings of the 1999 Design, 1999

Formal Verification of Designs with Complex Control by Symbolic Simulation.
Proceedings of the Correct Hardware Design and Verification Methods, 1999

Formal Verification of Descriptions with Distinct Order of Memory Operations.
Proceedings of the Advances in Computing Science, 1999

1994
(V)HDL-based verification of heterogeneous synchronous/asynchronous systems.
Proceedings of the Proceedings EURO-DAC'94, 1994

1993
Optimization and Resynthesis of Complex Data-Paths.
Proceedings of the 30th Design Automation Conference. Dallas, 1993

1991
Verifikation digitaler Systeme - eine Einführung in den Entwurf korrekter digitaler Systeme.
Leitfäden und Monographien der Informatik, Teubner, ISBN: 978-3-519-02249-7, 1991

1990
Formal verification of timing conditions.
Proceedings of the European Design Automation Conference, 1990

Automatic Verification of Extensions of Hardware Descriptions.
Proceedings of the Computer Aided Verification, 2nd International Workshop, 1990

1987
Formal reasoning about switch-level MOS descriptions.
Microprocess. Microprogramming, 1987


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